Pflichtenheft

Aufgabenstellung

IST-Analyse

SOLL-Analyse

Arbeits- und Zeitplan

 

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Aufgabenstellung

Es ist ein Baustein zu entwickeln, der zwei 8-Bit-breite Binärzahlen durch fortgesetzte Addition multipliziert.

IST-Analyse

Hilfsmittel

Auf den Praktikumsrechnern steht uns das Programm "Speedwave" zur Verfügung, mit dem es uns möglich ist, Schaltungen in VHDL zu editieren, analysieren und zu simulieren. Eine VHDL-Kurzanleitung erhielten wir in der Vorlesung "Technische Grundagen der Informatik" von Prof. Bode im Wintersemester 96/97 bzw. 97/98.

Merkmale von VHDL

Der zu entwickelnde Baustein kann als Black Box mit einem Interface zu seiner Umwelt verstanden werden. In VHDL bedienen wir uns dazu der beiden Sprachmittel "entity" und "architecture". "entity" stellt das Interface eines Bausteins oder einer Schaltung nach außen dar. "architecture" das zu einer "entity" gehörige Innenleben einer Schaltung.

SOLL-Analyse

Der Baustein soll zwei 8-Bit-breite Binärzahlen durch fortgesetzte Addition multiplizieren. Das Interface muß demnach zwei 8-Bit-Eingänge besitzen und das Ergebnis an einem 16-Bit-Ausgang liefern.

Um dem Baustein mitzuteilen, daß eine Multiplikation durchgeführt werden soll, wird ein Ladesignal verwendet. Zunächst war vorgesehen, daß der Baustein sofort eine neue Multiplikation beginnt, wenn dieses Signal gesetzt ist. Nach Absprache mit unserem Betreuer, wurde das Verhalten dahingehend verändert, daß der Multiplikationsbaustein das Ladesignal nur prüft, wenn die aktuelle Berechnung abgeschlossen ist.

Da die Multiplikation durch fortlaufende Addition geschehen soll, müssen die beiden eingelesenen Zahlen zwischengespeichert werden. Eine Zahl wird dabei als Zählvariable benutzt, die mit jedem Takt um eins dekrementiert wird, während zu einem Zwischenspeicher die andere Zahl fortlaufend addiert wird, bis die Zählvariable den Wert Null enthält.
Ist die Multiplikation abgeschlossen, wird durch ein Bit am Ausgang signalisiert, daß am 16-Bit-Ausgang das Endergebnis anliegt.

Arbeits- und Zeitplan

Arbeitspaket	Verantwortliche	Zeitaufwand
Vorbereitung und Besprechung	alle	3 Std.
Pflichtenheft	Wutzke	1 Std.
Spezifikation	Wutzke	1 Std.
Erstellen des Multiplizierers (Verhalten.vhd)	alle	2 Std.
Erstellen der Testbench (Testbench.vhd)	Layer	1.5 Std.
Erstellen der Top Entity (Top.vhd)	Saca	0.5 Std.
Test der Schaltung und Synthese	alle	6 Std.
Erstellen der Ausarbeitung	Layer	4 Std.
Vorbereitung der Abschlußpräsentation	Wutzke	3 Std.
Abschlußpräsentation	Wutzke	0.5

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01.07.98